第二章 數(shù)字集成電路的靜態(tài)時(shí)序分析[微軟中國1]
靜態(tài)時(shí)序分析是大規(guī)模集成電路設(shè)計(jì)中非常重要的一個(gè)方面。在電路設(shè)計(jì)過程中，為得到一個(gè)最佳的電路設(shè)計(jì)，在結(jié)構(gòu)邏輯、電路布局布線等方面時(shí)序分析起著關(guān)鍵性的作用。靜態(tài)時(shí)序分析既要檢驗(yàn)電路的最大延遲以保證電路在指定的頻率下能夠滿足建立時(shí)間的要求； 同時(shí)又要檢驗(yàn)電路的最小延遲以滿足保持時(shí)間的需求。芯片的設(shè)計(jì)只有通過了靜態(tài)時(shí)序分析才能真正完成甚至在從邏輯綜合開始后的每一個(gè)步驟的結(jié)果都需要滿足或部分滿足時(shí)序的要求。
隨著芯片尺寸的減小和集成度密集化的增強(qiáng)、電路設(shè)計(jì)復(fù)雜度的增加、電路性能要求的提高等，新的變化都對(duì)芯片內(nèi)的時(shí)序分析提出了更高的要求。
2.1 數(shù)字集成電路中的時(shí)序問題
在一個(gè)同步時(shí)序電路中, 所有的觸發(fā)器都由一個(gè)共同的外部時(shí)鐘線控制,這條時(shí)鐘線通常稱為全局時(shí)鐘(global clock)。為了實(shí)現(xiàn)嚴(yán)格的同步, 電路中的時(shí)序關(guān)系必須滿足一定的條件。
2.1.1 建立時(shí)間和保持時(shí)間
一個(gè)下降沿觸發(fā)的觸發(fā)器，它有3個(gè)端口，即數(shù)據(jù)輸入端(data input)、數(shù)據(jù)輸出端(data output)和控制端(control input)。它的基本工作原理是：當(dāng)控制端口由高電平變化為低電平時(shí)觸發(fā)器對(duì)數(shù)據(jù)輸入端進(jìn)行采樣，并把采樣值送到數(shù)據(jù)輸出端。當(dāng)控制端口為其它情況時(shí)數(shù)據(jù)輸出端維持原采樣值。直至控制端口第二次由高電平變化為低電平它的時(shí)序關(guān)系如圖2-1 所示：
實(shí)際上由于物理元器件本身的特性,為了保證采樣過程的準(zhǔn)確，數(shù)據(jù)輸入端必須在實(shí)際采樣時(shí)間到達(dá)之前就保持穩(wěn)定，同樣在采樣時(shí)間之后數(shù)據(jù)輸入端仍然必須維持一段時(shí)間。這其實(shí)就是通常所說的數(shù)據(jù)輸入端相對(duì)于采樣時(shí)刻的數(shù)據(jù)建立時(shí)間(setup time) 和數(shù)據(jù)保持時(shí)間(hold time) 。如上圖所示當(dāng)觸發(fā)器類型確定以后建立時(shí)間和保持時(shí)間由該觸發(fā)器本身的結(jié)構(gòu)決定,一般來說它們是常數(shù)。
圖2-1 建立時(shí)間和保持時(shí)間
2.1.2 時(shí)鐘偏斜(clock skew)
在一個(gè)典型的同步時(shí)序電路中觸發(fā)器的數(shù)據(jù)輸入端連接到一個(gè)組合邏輯電路的輸出，而該組合邏輯電路的輸入又連接到一些觸發(fā)器的數(shù)據(jù)輸出端。如圖2-2所示：
圖2-2 同步時(shí)序電路
從以上的同步時(shí)序電路上可以看到時(shí)鐘到達(dá)R1 和R2 的時(shí)間Tclk1 和Tclk2 很可能是有差異的我們把時(shí)鐘到達(dá)不同觸發(fā)器的時(shí)間差定義為時(shí)鐘偏斜（clock
Skew）用δ表示。公式為：
δ = Tclk1 – Tclk2 （2-1）
時(shí)鐘skew 在不同的時(shí)鐘布線的情況下可正可負(fù)，如圖2-3：
圖2-3 時(shí)鐘偏斜
時(shí)鐘skew的正負(fù)這樣定義,當(dāng)時(shí)鐘信號(hào)的傳輸方向和邏輯信號(hào)的傳輸方向一致時(shí),skew為正如圖2-3(a)。當(dāng)時(shí)鐘信號(hào)的傳輸方向和邏輯信號(hào)的傳輸方向相反時(shí)，skew為負(fù)如圖2-3(b)。
2.1.3 時(shí)延約束
自制圖片（下文可參考）
(1) 建立時(shí)間約束
由前面對(duì)的分析知道,為了實(shí)現(xiàn)正確的同步,觸發(fā)器的數(shù)據(jù)輸入端必須滿足建立時(shí)間的要求。圖2-2中，觸發(fā)器R1在時(shí)鐘信號(hào)到達(dá)R1后輸出邏輯信號(hào)，輸出的邏輯信號(hào)在經(jīng)過組合邏輯電路后到達(dá)觸發(fā)器R2。邏輯信號(hào)達(dá)到R2的時(shí)刻應(yīng)該比下一個(gè)周期時(shí)鐘信號(hào)到達(dá)R2的時(shí)刻至少早一個(gè)建立時(shí)間的長度。用公式表示為：
(T2 + T) - (T1 + tR1 + tlogic) > tsetup （2-2）
式中T1 是本周期時(shí)鐘信號(hào)到達(dá)R1的時(shí)刻，T2 是本周期時(shí)鐘信號(hào)達(dá)到R2 的時(shí)刻，T是時(shí)鐘周期，那么T2 + T是下一個(gè)周期的時(shí)鐘信號(hào)到達(dá)R2的時(shí)刻。
tR1[微軟中國2] 是R1中時(shí)鐘到達(dá)后直到Q 端信號(hào)輸出的延時(shí) tlogic 是邏輯信號(hào)在組合邏輯電路中的延時(shí)，則 tR1 + tlogic 是邏輯信號(hào)從R1到R2的總延時(shí)。那么T1 + tR1 + tlogic 是R1輸出信號(hào)到達(dá)R2的時(shí)刻。tsetup是建立時(shí)間，由于時(shí)鐘偏斜δ= T2 -T1經(jīng)過整理得到：
tlogic < T - tR1 - tsetup +δ （2-3）[微軟中國3]
則：
T > tlogic + tR1 + tsetup - δ （2-4）
從上式可以看到集成電路的時(shí)鐘周期受到的約束。研發(fā)人員希望芯片的時(shí)鐘周期越小越好，這樣可以提高芯片的頻率，但是時(shí)鐘周期受到了上式的限制?？梢钥吹揭s短時(shí)鐘周期就要減小組合邏輯和時(shí)序邏輯的延時(shí)，從另一個(gè)方面也說明了靜態(tài)時(shí)序分析的重要性。
在實(shí)際電路中組合邏輯延時(shí)并不是固定值會(huì)跟據(jù)信號(hào)走過的路徑不同而改
變?nèi)鐖D2-9。在上2-4式中由于大于號(hào)在tlogic (組合邏輯延時(shí))的左邊為了在各種情況下都使該式成立。所以這里的tlogic是最長的組合邏輯延時(shí)是tlogicmax，也就是說從所有只經(jīng)過組合邏輯連接到R2 的觸發(fā)器出發(fā)找出一條延時(shí)最長的路徑這條路徑的時(shí)延必須滿足R2的建立時(shí)間時(shí)延約束。
由于類似2-4式在集成電路中的所有有信號(hào)傳播關(guān)系的時(shí)序邏輯單元之間都要滿足由于tR1、tsetup、及δ相對(duì)tlogicmax很小，因而在所有每兩個(gè)時(shí)序邏輯單元之間的這樣的最大路徑中時(shí)延最大的一條就是限制時(shí)鐘周期的最關(guān)鍵因素，我們一般稱為“關(guān)鍵路徑”。因此找出各個(gè)觸發(fā)器間組合邏輯的最長路徑成為靜態(tài)時(shí)序分析工具需要解決的主要問題之一，有關(guān)關(guān)鍵路徑的查找問題見第4章。
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圖2-9 不同的內(nèi)部路徑
在時(shí)序分析工具中把自前級(jí)觸發(fā)器出發(fā)的時(shí)鐘[微軟中國5] 到達(dá)后級(jí)觸發(fā)器的時(shí)間稱為“到達(dá)時(shí)間arrival time”，而把后一級(jí)觸發(fā)器由于setuptime 的原因要求前級(jí)信號(hào)到達(dá)的時(shí)間成為“要求時(shí)間required time”。
這樣把（2-3）變形為：
T +δ- tsetup > tR1 + tlogic （2-5）
其中等式左邊就是要求時(shí)間 required time：
TR = T +δ- tsetup （2-6）
等式右邊邊就是到達(dá)時(shí)間 arrival time：
TA = tR1 + tlogic （2-7）
則TR > TA，而一般把TR - TA的值稱作slack，用來表明該時(shí)序路徑上是否有違反建立時(shí)間約束的情況。當(dāng)slack為正值時(shí)表明滿足建立時(shí)間約束，當(dāng)slack為負(fù)則不滿足建立時(shí)間約束。對(duì)于不滿足時(shí)序約束的情況稱為timing violation
下圖就是一個(gè)slack為負(fù)出現(xiàn)setup timing violation的例子：
圖2-4 違反建立時(shí)延約束情況timing violation
(2) 保持時(shí)間約束
從前面對(duì)保持時(shí)間的定義中可以知道在時(shí)鐘信號(hào)到達(dá)觸發(fā)器并對(duì)觸發(fā)器輸入端采樣之后，數(shù)據(jù)輸入端仍然必須維持一段時(shí)間才能保證觸發(fā)器輸出端的正確輸出。
由于一般情況下，后級(jí)觸發(fā)器在本時(shí)鐘邊沿收到的前級(jí)觸發(fā)器在上一個(gè)時(shí)鐘邊沿處發(fā)出的信號(hào)。所以為了保證后級(jí)觸發(fā)器上本周期時(shí)鐘到達(dá)后仍穩(wěn)定一段時(shí)間,前級(jí)觸發(fā)器在本時(shí)鐘邊沿發(fā)出的信號(hào)到達(dá)后級(jí)觸發(fā)器的時(shí)間不能太早，前級(jí)觸發(fā)器本時(shí)鐘沿的輸出信號(hào)應(yīng)當(dāng)在后級(jí)觸發(fā)器本時(shí)鐘沿到達(dá)后經(jīng)過保持時(shí)間后才到達(dá)后級(jí)觸發(fā)器。用公式表示為：
T1 + tR1 + tlogic > T2 + Thold (2-8)[微軟中國6]
式中左邊的T1 + tR1 + tlogic 是R1輸出信號(hào)到達(dá)R2的時(shí)刻,右邊為本周期時(shí)鐘到達(dá)R2的時(shí)刻加上一個(gè)保持時(shí)間，經(jīng)過整理可以得到：
δ < tR1 + tlogic [微軟中國7] - Thold (2-9)
從上式中可以看到當(dāng)δ為正時(shí)它一定要小于tR1 + tlogic - Thold ，而當(dāng)δ 為負(fù)時(shí) T > tlogic + tR1 + tsetup - δ，負(fù)值δ會(huì)引起時(shí)鐘周期變大而影響芯片性能。所以在集成電路設(shè)計(jì)中總是希望使同一時(shí)鐘信號(hào)到達(dá)所有時(shí)序邏輯的時(shí)間一致，使δ盡可能的接近零，這樣就可以避免上述問題。
在保持時(shí)間約束的檢查中到達(dá)時(shí)間為：
TA = tR1 + tlogic
而要求時(shí)間為
TR =δ + Thold
這里要求TA > TR 。另外需要強(qiáng)調(diào)的是，一般情況下建立時(shí)間是在下一個(gè)時(shí)鐘鐘邊沿處比較，而保持時(shí)間是與兩個(gè)觸發(fā)器的同一個(gè)時(shí)鐘邊沿之比較。如下圖所示：
圖2-5 建立時(shí)間檢查和保持時(shí)間檢查
由于保持時(shí)間時(shí)延約束關(guān)心的是觸發(fā)器的當(dāng)前輸入信號(hào)穩(wěn)定保持一段時(shí)間。強(qiáng)調(diào)輸入端的下一個(gè)信號(hào)的到達(dá)不能早于這段時(shí)間。這就使得tlogic的定義與其在建立時(shí)間約束有明顯的不同。這里的tlogic指的是輸入端變化最早到達(dá)的時(shí)間而不是輸入端信號(hào)的最遲到達(dá)的時(shí)間。所以這里的tlogic是最快情況下的組合邏輯時(shí)延是ltlogicmin。與建立時(shí)間時(shí)延約束要求尋找最長路徑不同這里要尋找最短路徑一個(gè)數(shù)字集成電路要滿足其時(shí)鐘頻率正常工作就必須滿足以上兩個(gè)約束而對(duì)建立時(shí)間和保持時(shí)間約束進(jìn)行檢查的方法稱為“時(shí)序分析”。
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