一、同步設(shè)計(jì)的思想
上次提出了一個(gè)處于異步時(shí)鐘域的MCU與FPGA直接通信的實(shí)現(xiàn)方式，其實(shí)在這之前，特權(quán)同學(xué)想列舉一個(gè)異步時(shí)鐘域中出現(xiàn)的很典型的問(wèn)題。也就是要用一個(gè)反例來(lái)說(shuō)明沒(méi)有足夠重視異步通信會(huì)給整個(gè)設(shè)計(jì)帶來(lái)什么樣的危害。
特權(quán)同學(xué)要舉的這個(gè)反例是真真切切的在某個(gè)項(xiàng)目上發(fā)生過(guò)的，很具有代表性。它不僅會(huì)涉及使用組合邏輯和時(shí)序邏輯在異步通信中的優(yōu)劣、而且能把亞穩(wěn)態(tài)的危害活生生的展現(xiàn)在你面前。
從這個(gè)模塊要實(shí)現(xiàn)的功能說(shuō)起吧，如圖1所示，實(shí)現(xiàn)的功能其實(shí)很簡(jiǎn)單的，就是一個(gè)頻率計(jì)，只不過(guò)FPGA除了脈沖采集進(jìn)行計(jì)數(shù)外，還要響應(yīng)CPU的控制。
CPU的控制總線是指一個(gè)片選信號(hào)和一個(gè)讀選通信號(hào)，當(dāng)二者都有效時(shí)，F(xiàn)PGA需要對(duì)CPU的地址總線進(jìn)行譯碼，然后把采樣脈沖值送到CPU的數(shù)據(jù)總線上。
input clk;
input rst_n;
input pulse;
input cs_n;
input rd_n;
input[3:0] addr_bus;
output reg[15:0] data_bus;
reg[15:0] counter;
always @(posedge pulse or negedge rst_n)
if(!rst_n) counter <= 16'd0;
else if(pulse) counter <= counter+1'b1;
wire dsp_cs = cs_n & rd_n;
always @(dsp_cs or addr_bus)
if(dsp_cs) data_bus <= 16'hzzzz;
else begin
case(addr_bus)
4'h0: data_bus <= counter;
4'h1: ……;
……
default: ;
endcase
end
咋一看，可能你會(huì)覺(jué)得這個(gè)代碼也沒(méi)什么問(wèn)題，功能似乎都實(shí)現(xiàn)了。而且你會(huì)覺(jué)得這個(gè)代碼簡(jiǎn)潔，也不需要耗費(fèi)多少邏輯就能實(shí)現(xiàn)。但是，對(duì)于這種時(shí)鐘滿天飛的設(shè)計(jì)，存在著諸多亞穩(wěn)態(tài)危害爆發(fā)的可能。脈沖信號(hào)和由CPU控制總線產(chǎn)生的選通信號(hào)是來(lái)自兩個(gè)異步時(shí)鐘域的信號(hào)。它們作為內(nèi)部的時(shí)鐘信號(hào)時(shí)，一個(gè)寫寄存器counter，一個(gè)讀寄存器counter。那么，很明顯的，存在著發(fā)生沖突的可能。換句話說(shuō)，如果寄存器正處于改變狀態(tài)（被寫）時(shí)被讀取了，問(wèn)題就隨著而來(lái)，如圖3所示。
圖3 數(shù)據(jù)沖突
脈沖信號(hào)pulse和CPU讀選通信號(hào)cpu_cs是異步信號(hào)，pulse什么時(shí)候出現(xiàn)上升沿和cpu_cs什么時(shí)候出現(xiàn)下降沿是不可控的。所以，如果它們很不幸的一起觸發(fā)了，那么，結(jié)果可想而知。計(jì)數(shù)器counter[15:0]正在加一，這個(gè)自增的過(guò)程還在進(jìn)行中，CPU數(shù)據(jù)總線data_bus[15:0]來(lái)讀取counter[15:0]，那么到底讀取的值是自增之前的值還是自增之后的值呢？或者是其它的值呢？
所示，它是一個(gè)計(jì)數(shù)器的近似模型。當(dāng)計(jì)數(shù)器自增一的時(shí)候，如果最低位為0，那么自增的結(jié)果只會(huì)使最低位翻轉(zhuǎn)；當(dāng)最低位為1，那么自增一的后果除了使最低位翻轉(zhuǎn)，還有可能使其它任何位翻轉(zhuǎn)，比如4’b1111自增一的后果會(huì)使4個(gè)位都翻轉(zhuǎn)。由于每個(gè)位之間從發(fā)生翻轉(zhuǎn)到翻轉(zhuǎn)完成都需要經(jīng)過(guò)一段邏輯延時(shí)和走線延時(shí)，對(duì)于一個(gè)16位的計(jì)數(shù)器，要想使這16位寄存器的翻轉(zhuǎn)時(shí)間一致，那是不可能做到的。所以，對(duì)于之前的設(shè)計(jì)中出現(xiàn)了如圖3的沖突時(shí)，被讀取的脈沖值很可能是完全錯(cuò)誤的。
圖4 計(jì)數(shù)器模型
上面的代碼是最典型的組合邏輯實(shí)現(xiàn)方式，是很不可行的。也許很多朋友會(huì)提出異議，也許還會(huì)提出很多類似的組合邏輯方案。但是，如果沒(méi)有同步設(shè)計(jì)的思想，不把這兩個(gè)異步時(shí)鐘域的信號(hào)同步到一個(gè)時(shí)鐘域里進(jìn)行處理，沖突的問(wèn)題在無(wú)法得到有效解決的。
那么，這個(gè)設(shè)計(jì)該如果同步呢？實(shí)現(xiàn)的方案其實(shí)上一次提到FPGA與MCU通信的博文里已經(jīng)給出了答案。它的設(shè)計(jì)思想可以如圖5所示。圖5先是使用脈沖檢測(cè)法把脈沖信號(hào)與系統(tǒng)時(shí)鐘信號(hào)clk同步，然后依然使用脈沖檢測(cè)法得到一個(gè)系統(tǒng)時(shí)鐘寬度的使能脈沖作為數(shù)據(jù)鎖存信號(hào)，也將CPU的控制信號(hào)和系統(tǒng)時(shí)鐘信號(hào)clk同步了。如此處理后，兩個(gè)異步時(shí)鐘域的信號(hào)就不存在任何讀寫沖突的情況了
圖5 同步處理
這里提出來(lái)的解決方案就是使用了脈沖檢測(cè)法進(jìn)行同步，還有一些其它的同步方式，譬如專用握手信號(hào)同步、異步FIFO等等。
轉(zhuǎn)自：http://blog.ednchina.com/ilove314/246142/message.aspx
對(duì)于上面這個(gè)設(shè)計(jì)，直接加入同步設(shè)計(jì)的部分即可，從而避免了這種現(xiàn)象的發(fā)生。（將輸出用時(shí)鐘打一節(jié)拍就可以了）
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