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靜態(tài)時(shí)序分析（STA）是采用窮盡分析方法來提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號在這些路徑上的傳播延時(shí)，檢查信號的建立和保持時(shí)間是否滿足時(shí)序要求，通過對最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)果來優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中。

靜態(tài)時(shí)序分析可以在邏輯綜合、布局布線等步驟后進(jìn)行，F(xiàn)PGA EDA工具在布局布線完成后給出STA結(jié)果，這時(shí)的分析結(jié)果是最接近實(shí)際電路情況的，而邏輯綜合時(shí)的分析結(jié)果是看不到的，也是不準(zhǔn)確的（因?yàn)闆]有物理信息，所以只用于指導(dǎo)布局）。如果是用ASIC綜合工具（比如DC），兩個(gè)階段的STA結(jié)果都可以看。